作自己

　　這個月的月中，是IC設計這個產業中，扮演極重要角色的電子設計自動化(EDA, Electronic Design Automation)大廠，新思科技( Synopsys, Inc.) 所舉辦的研討會。為了一睹他人所分享的先進技術，以及追趕未來這領域的開發潮流，就跟著公司內部的CAD team，一同報名了這場研討會。

　　新思科技，可以說是EDA領域首屈一指的龍頭大廠，近年來也併購了不少著名的EDA廠商，如思源科技(SpringSoft, Inc.)與安傳達(Atrenta Inc. )等等，而且產品範圍涵蓋了前後端，幾乎是包山包海無所不及。目前市面上相同規模的EDA大廠，大概只剩益華電腦( Cadence Design System, Inc.  )與明導國際(Mentor Graphics)了。這場會議，雖然名為研討會，但追根究柢，其實說是產品宣傳會比較貼切，只不過在行銷之餘，還是能夠從中知曉不少最新的開發技術，以及從投影片數據中推敲出不少資訊。

　　觀察今年的主題，感覺主軸是在IC Compiler II，與之密切相關的，則是Design Compiler Graphical,  DCG，而身為一位前段 (Front-End) 的數位IC工程師，同時身兼部門內的設計流程，個人主要把焦點放在研討會各種議題中的TA2與TB2，也就是Implementation中比較偏前段的主題。以下是兩個我覺得比較有意思的主題，在這邊與大家分享：

　　＊ TA 2.2：

　　Synthesis Strategies for DVFS Designs (MediaTek)

　　這是我在整場會議中，最感興趣的主題。動態電壓頻率調整 ( Dynamic Voltage and Frequency Scaling, DVFS )，可以說是這領域最為尖端的設計技術，不只採用了Multi-Voltage Power Island 的設計手法，更結合了動態調整的概念。以往若調降晶片電壓，雖然可以降低功率消耗，但是卻同時伴隨著效能下降的缺陷，假設電壓不是固定的，而是能動態調整，那麼，便可以視情況在需要高效能時維持正常電壓，而在低效能運作時再降低電壓即可。演講一開始，不免其俗地先介紹了降低功率消耗這方面的概念，簡單列述了幾項方法，如 Clock gating、Multi-Vt、Power Gating、Power Island 等，令人耳目一新的，則是這些可以根據不同IP間的操作特性，任意搭配組合，如下表所示。簡單來說，可以根據是否永遠供電，或是有低功率操作需求，來決定如何搭配組合。

　　接著來到正主 DVFS，其優點是可以降低功率消耗，並呈現在動態與靜態功率消耗上，不過同時也有缺點，一來設計複雜度大為提升，二來同時也得加入不少額外的電路進去，如 Voltage Regulator、 Level Shifter 、 Power Management Control ，所以整體得到的效益不一定是正面的。至於如何得知在規定的效能規格內，電壓到底能降到多低，最快的方法，便是直接作電路合成。因此，透過不同電壓下的製程資訊，這部分可能是由晶圓廠提供，也可能是透過 in-house tool 自行內插獲得，最後都可以得到效能與電壓之間的關係曲線，進而找出最佳的操作點。而這部份給我的收穫是，其實並不用受限於晶圓廠在該製程下所提供的原生電壓，如 1.0v 和 0.9v  ，而是可以客製化對自己最有利的電壓操作點，如 0.95v，最後方案落定後再請晶圓廠正式提供該電壓下的製程資料即可。

　　最後，演講者提到了合成中 Multi-Corner Multi-Mode ( MCMM )的相關經驗，的確，就我本身的使用者體驗來看，每個單獨 Scenario 下的最佳解，可能在 MCMM 的合成中無法同時滿足，甚至還會比原來差，但若彼此之間的組合做得好，或許能找到對全局最有利的解法。以下表為例，為了同時滿足三種操作模式，因此很難避免不增加晶片中的電路邏輯，因而導致其中一個模式的功率消耗上升，但若考慮到其他兩種模式所帶來的低功率消耗，畢竟電路並不是常駐高效能狀態，最後可能使得整體的功率消耗較原來為低，因此這種架構是可行的。這邊看到演講者所提供的經驗分享，不免興起了一股，「You Never Walk Alone」的相知相惜之感。

　　＊ TB 2.1：

　　PrimeTime Timing/Power ECO Practical Experiment Result(GUC)

　　針對這場演講，原本對該主題並不怎麼期待，以為又是場千篇一律的產品宣傳而已，不過才聽到一半，就被講者所提供的內容給抓住注意力了，最後，這場演講帶給我不少驚喜，想想真是意外。

　　一開始，當然是先論述 PrimeTime ECO 在 Timing 和 Power上，能夠給設計帶來什麼好處，但這部分其實算是老生常談。這裡演講者提到一個比較令人爭議的地方，是關於他們在這方面的修繕流程，其順序分別為DRC，接著Setup time，然後Leakage，最後才是Hold time。這邊跟我之前的認知有段落差，就我所知道的而言，Leakage 通常會放在最後面，之前聽 Synopsys演講時也是如此，因此這部分在會後的 Q & A時，引發了不少討論。這部分的解釋是，先採用 Vt Swapping 改善Leakage，對後面的 Hold time 有好處，如下表所示，至於為什麼有把握不會動到 Setup time，甚至是Timing closure，其實是因為他們還會視整體的 Utility 狀況，再對這部分做調整。

　　　　　* Hold time violation

　　但讓我感到眼睛一亮的，其實是關於 PrimeTime ECO與PrimeTime STA之間Correlation的探討，簡單來說，經過 PrimeTime ECO的處理，顯示該設計已完全符合時序，但是在將腳本轉移給佈局軟體，進行實際上真正的擺設與繞線後，此時重新用 PrimeTime STA分析時序，卻還是會發現仍有少許路徑違反時序要求，與前面PrimeTime ECO的結果並沒有完全吻合，因此我們會臆測，這兩者之間的相關度到底有多高，到底能夠多信任PrimeTime ECO所呈現的結果。以往雖然有這個概念，但卻從來沒有實際用數字去分析這段關係，而在這次的演講中，第一次看到有人用數值化的方法，去探討這兩者之間的關聯度，因此，頗令人感到耳目一新。根據演講者所提供的數據，這兩者的確存在著落差，因此可以抓約 20ps 的 margin，避免太多來回次。

　　總結與討論：

　　整場研討會的重心，有很大一部分，都放在 Physical Design這部分，包括他們家近期內大力推崇的進階版布局軟體  IC Compiler II ，以及與之對應的合成軟體 Design Compiler Graphical，不斷強調 Physical Guidance 在各種方面如 Congestion、Area/Power，甚至是 Multi-Bit Banking上所呈現的優勢與效果。不過透過這場演講，也知曉或是重新釐清了不少新的專業術語，如Double Patterning、Parametric OCV、Vt Implant Rule Check，Cross-Probing (DCG)等等，算是額外的收穫吧。

　　在這場研討會裡的收穫，不只是對上述兩場演講有所心得而已，其實只要細心觀察，不論從各種角度出發，都能夠有所獲得，像是從演講場次的主題表，可以觀察到目前業界的主流與趨勢；或是從投影片裡的數據裡，可以推敲出別家廠商的設計規模與進度；或是從演講者的經驗分享中，可以納入未來參考或是跟自身經驗相互驗證；雖然這場研討會的本質，並不是純學術討論，但我覺得只要有心，還是能夠從中學習到不少東西的。