作自己

　　昨天從新竹回來台北，早上睡不飽，一整天的集中精神，再加上最後騎車回家，實在是累死人了。

　　順利的話今年就會畢業，有鑑於這種比賽只有學生能夠參加，所以這大概是我最後一次參加這種比賽，所以不管結果好不好，都沒有機會改變了。想到這邊，真是有點惆悵。

　　今年的主題是 FIR Filter，參賽者必須在時間內完成設計並評比最後的時間與面積。這次的比賽，就我的感想來說，感覺就是在打爛仗。基本上題目連硬體架構都畫上去了，而且也給了路徑較短的那種，這樣子還需要特別設計電路嗎？照著題目下去寫程式其實就非常足夠了。

　　作到後來，感覺就只是單純在撐時間與面積，試著讓頻率能跑得越快，讓面積能壓得越小，其他就不知道能在做什麼努力。Pipeline 插下去，頻率就能跑得越快，只要能確保時間帶來的效果勝過面積上的上升。根據 Dynamic Range  ，來決定訊號線的寬度，讓使用到的邏輯閘能越少越好。感覺都是在修一些小地方，或是調整使用EDA tool 時的參數，來贏取這一次的比賽。

　　我們中午時就寫完程式，下午花了一些時間在修 post-sim reset 的問題，之後就一直在合成與Layout 之間不停地來回，讓最後得到的時間面積乘積能越小越好。不得不說，這是我第一次，對同個電路重複做這麼多次 layout ，只為了時間跟面積上能夠越緊越好。到後來，我甚至把晶片內部的密度，設到九成五以上，對於過去都只用七成密度的我來說，簡直是不能置信的。

　　這次的題目，感覺大家都能設計得出來，所以最後評分的標準，可能就落於那差不多的時間、面積。應該會得名，但能不能拿到優等以上，就要看其他人ㄍㄧㄥ時間面積的功力了。

　　比了兩年，每年都因為實體設計的關係，讓評比等級出了問題。去年是因為 DRC error不會修，今年是因為 Memory powerplan的問題，還好今年設計的速度比較快，前後作了好幾個版本備份著，最後的版本雖然時間跟面積更小，但因為評比等級不夠，結束前只好拿上一個沒問題的版本交上去，差了大概10% 左右的分數，這是今年比較遺憾的地方。

　　最後，不管成績如何，已經沒有再雪恥的機會了。雖然有那麼一小點的不甘心，但至少今年的結果還能接受，現在，得把精力全放在論文了。